侯斌，杨祎，巩稼民
（西安邮电大学电子工程学院，陕西西安710121）
摘要：针对高速电路的PCB 设计中拓扑结构产生的信号完整性问题，以TI8168芯片与高速多片DDR3的互联为背景，通过分析高速电路板中的总线拓扑结构，研究高速电路板的布线原理和信号完整性理论，提出一种T型与Fly?by相结合的拓扑结构和信号反射控制方法，采用Cadence软件中的SigXplorer软件进行仿真。结果表明，这种拓扑结构既解决了Fly?by结构中接收端信号的时延和实际布线困难的问题，又优化了T型拓扑中多片DDR3接收端端接的复杂问题，有效地消除了信号的延时和反射，从而保证了信号的完整性。
关键字：信号完整性；拓扑结构；信号反射；端接；时延
中图分类号：TN802?34 文献标识码：A 文章编号：1004?373X（2015）13?0137?04
收稿日期：2015?01?28
基金项目：国家高技术研究发展计划（863计划）课题项目（2013AA014504）；西安邮电大学2013 年研究生创新基金资助项目（ZL2013?22）
0 引言
由于信息时代的飞速发展，高速电路的设计也受到了人们的重视。第三代双倍速率同步动态随机存储器（Double Data Rate?Ⅲ，DDR3）能够支持800~1 600 Mb/s的数据传输，具有高速、高宽带的特性，被广泛地应用于当前的高速电路板中。
为了保证信号完整性，对主芯片与内存芯片的互联设计尤为严格。互联设计中，因为拓扑结构影响信号完整性[1?4]的因素有反射、串扰和时序等[5?7]。JESD79?3C规范建议主芯片与内存芯片DDR3 之间应采用菊花链式的拓扑结构[8]，使拓扑得到简化，但是引入了时延和端接等问题。之后，采用改进的菊花链结构，即理想的Fly?by结构，仿真得到理想的信号波形，但是在实际布线中，此结构不仅有一定的时延，而且布线不易实现。而T型拓扑虽解决了时延问题，其结构过于单一，端接方式有局限性，不能有效地抑制信号的反射，影响信号完整性。
本文针对高速印刷电路板（Printed Circuit Board，PCB）设计中存在的拓扑结构的设计问题，通过研究PCB布线中的约束规则和拓扑结构，量化分析TI8168和多片DDR3的拓扑仿真参数，设计了一种T型与Fly?by相结合的拓扑结构和端接设计方法，对此结构进行了仿真研究，得到了较为理想的信号波形，进而保证信号完整性，为高速PCB电路板的布线提供了可行的设计方案。
1 高速电路板设计的理论依据
高速电路的设计理论主要表现在拓扑结构、约束条件和信号的端接等方面。
1.1 布线的约束条件与拓扑结构
高速电路PCB的布线约束条件很大程度地影响着信号的完整性。约束规则一般包括：PCB板材料和层叠结构的选择、线宽、线距、拓扑结构的约束等，并将这些约束规则分配到各类net group上，在高速布线时，必须对这些约束规则进行参数设计，目的是消除信号的反射、串扰等影响信号完整性的因素。
影响信号完整性的另一个很重要的因素就是拓扑结构的选择与设计。目前，工程中常用的拓扑结构如图1所示。图1（a）为T形分支拓扑结构，要求T形分支的每个臂长相等，一般用于两片DDR3 电路，端接方式为源端串联，此端接方式对于抑制接收端信号不如并联端接，且在多片电路设计时复杂，所以一般布线时不采用T型拓扑。图1（b）为Fly?by拓扑结构，一般用于一个芯片驱动多个负载时，易于实现，布线简单，可改善DDR3的地址、时钟、控制等信号的传输质量。但在实际工程中，拓扑结构的选择需要根据实际需求和芯片的数据手册进行设计。
1.2 信号的端接
由于互联线中的阻抗发生突变，存在阻抗不连续的点，在该点处信号就会发生反射，反射问题是影响信号完整性的又一个主要因素。在工程应用中，消除反射最有效的方法就是对传输线进行匹配端接，其端接的方法有：串联端接和并联端接[9]。所谓串联端接，是指使源阻抗与传输线阻抗匹配；并联端接则是指使负载阻抗与传输线阻抗匹配。为了简化电路设计并保证信号波形，一般采用接收端并联端接。并联端接的主要方式如图2所示。不同的高速电路设计根据所需要的信号波形选择不同的端接方式。
由于传输线的特性阻抗与负载相匹配，所以对于图2（a）和图2（b），其端接电阻值满足公式[9]（1）：
2 高速DDR3 布线拓扑结构的设计原理根据1.1小节中提到的拓扑结构，本文基于自主设计的高速多路的图像采集处理系统，选用TI公司主频为1 GHz的8168 芯片和4 片16 位的DDR3 芯片。在高速互联中，理论上DDR3的互联应采用Fly?by拓扑结构，但是由于空间大小的限制，要达到Fly?by的拓扑结构要求不易实现，因此本文提出了将T型拓扑和Fly?by拓扑相结合的形式，拓扑的理论结构如图3所示，从图中可以看出，TI8168所控制的DDR3芯片分为两组，DDR3?1和DDR3?2 组成两片的T 型结构，DDR3?1、DDR3?3 和DDR3?2、DDR3?4分别组成Fly?by的拓扑结构，DDR3?1和DDR3?2的地址线与控制线相同，DDR3?1的数据线与DDR3?3的数据线相同，为高16位，而DDR3?3与DDR3?4的地址线与控制线相同，DDR3?2的数据线与DDR3?4的数据线相同，为低16位。
3 高速DDR3 拓扑结构的参数设计与仿真由于地址线、控制线和数据线规则比较类似，在此，选择地址线的网络进行仿真。使用芯片的IBIS模型对Fly?by拓扑和T型与Fly?by结合的拓扑进行仿真，仿真参数见表1。传输线类型为微带线，板子材料为FR?4，信号的传输速率由公式（3）计算得出[9]。仿真软件采用Cadence软件中的SigXplorer软件[10]。
从图4与图5中，对比IN8和IN11可以看出，Fly?by拓扑结构的接收端的信号离主芯片越远则信号越趋于理想方波，这是由于越远则反射不明显。信号的仿真结果如表2所示，此拓扑结构的噪声容限足够大，但是信号存在时延且有信号反射问题。另外由于用户需求一种具有传输速率高、板子尺寸小、信号质量好等优点的PCB 开发板，而且TI8168 芯片管脚有1 031 个，在实际的工程应用中，此种拓扑结构难以实现。
3.2 T型与Fly?by结合的拓扑结构仿真
T 型与Fly?by结合的拓扑结构的仿真如图6 所示，从总体可以看出，该结构为T型，从T型的分支来看，是Fly?by拓扑结构。其仿真的波形如图7所示。
比较图5 和图7，图7 接收端信号的时延问题得到了改善，其中IN8与IN9的接收端的信号在理论上时延相差为0，其仿真的信号曲线重合，同理IN10与IN11接收端的信号曲线也重合。信号的仿真结果如表3所示，由于信号存在反射，所以其噪声容限为负数，难以进行高低电平的判决，所以会出现判决的模糊区域，因此需要考虑信号的反射以及端接问题。
3.3 具有端接的Fly?by拓扑结构的仿真
为了改善信号的反射，根据板材和仿真参数，设置端接电阻R1 为50 Ω，根据TI8168 的数据手册要求，上拉电压为0.75 V，其仿真模型如图8 所示，仿真结果的波形如图9所示。
比较图5、图7和图9，图9信号台阶消失，并且振铃也得到了改善，由于图9的端接电阻与传输线的特性阻抗相匹配，信号的反射得到有效抑制。仿真数据如表4所示，由于端接电阻的关系，其负载功耗增大，拉低电平，信号的幅度也相对减少，从而导致信号的噪声容限减小，虽然通过牺牲噪声容限提高了信号的传输质量，但是在不影响信号判决门限的条件下，该结构很好地满足了信号完整性的要求，但是末端的信号延时较大。
3.4 具有端接的T型与Fly?by结合的拓扑结构仿真
设置端接电阻R1 和R2 为50 Ω，根据TI8168 的数据手册要求，上拉电压为0.75 V，其仿真模型如图10所示，仿真结果的波形如图11所示。
比较图9 和图11，图11 信号波形的时延得到了改善，仿真数据如表5所示，接收端IN9、IN10和IN11相对于表4的时延数据明显减小。比较图7和图11，图7由于端接电阻的关系，信号的高低电平差减少，噪声容限减小，但不影响信号的传输，而图11中，端接电阻与传输线的特性阻抗相匹配，信号的反射得到有效抑制，保证了信号完整性。
4 结语
针对目前高速电路板设计中存在的信号完整性的问题，本文以自主的高速电路板TI 8168 芯片与DDR3芯片的互联为例，进行了高速电路板的地址总线拓扑结构的设计与分析。通过研究该高速电路板中总线拓扑结构的理论，设计出一种适用于工程应用的总线拓扑结构。基于芯片的IBIS模型，使用SigXplorer软件进行仿真，仿真结果表明这种拓扑结构既解决了Fly?by结构中接收端信号的时延和实际布线困难的问题，又优化了T型拓扑中多片DDR3接收端端接的复杂问题，有效地消除了信号的延时和反射，从而保证了信号的完整性，可以用于实际工程布线，为高速多片DDR3电路板布线提供实际的应用参考。
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作者简介：侯斌（1989—），女，陕西渭南人，硕士研究生。主要研究领域为计算机硬件、电子技术研究。
杨祎（1970—），女，陕西西安人，副教授。主要研究领域为电子应用技术研究。
巩稼民（1962—），男，河南西平人，教授，博士生导师。主要研究领域为电子应用技术研究。